半導体デバイスの作製方法

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	半導体デバイスの作製方法
其他题名	半導体デバイスの作製方法
	大礒義孝; 伊賀龍三; 天野主税
	2001-01-19
专利权人	NIPPON TELEGR & TELEPH CORP
公开日期	2001-01-19
授权国家	日本
专利类型	发明申请
摘要	【課題】半導体基板に直接、格子不整合の半導体エピタキシャル層を成長させることなく、デバイス作製における半導体の必須の高温プロセスは、半導体層を貼り合わせる前に行い、その後、格子不整合の貼り合わせを行って、貼り合わせ界面の結晶劣化のない高品質の結晶を有する高性能の半導体デバイスを歩留まり良く容易に作製する方法を提供する。【解決手段】半導体基板上に格子定数の異なる半導体素子を貼り合わせてデバイスを作製する方法であって、第1の半導体基板上に半導体素子を形成し、半導体素子の平坦化されていない面を充填剤を介して平坦な基板上に貼り付けた後、第1の半導体基板を除去して、半導体素子の第1の半導体基板が除去された平坦な半導体層を、第2の半導体基板上の半導体層の表面に貼り付け、その後、平坦な基板と充填剤を除去することにより、半導体デバイスを作製する。
其他摘要	要解决的问题：通过其中在基板的顶表面上形成的半导体层经受高温处理的方法获得高质量且在其界面处几乎不会劣化结晶的晶体，然后将基板定位去除半导体层下面以将半导体层转变成薄膜，并将薄膜粘贴在不同晶格常数的另一衬底上。解决方案：在InP衬底1上生长蚀刻停止层2，包层3，光捕获层4，有源层5，光捕获层6，包层7和覆盖层8，然后沉积SiO2膜9以形成台面。此后，在630℃左右的生长温度下生长由Fe-InP层10和N-InP层11组成的电流阻挡层。在去除SiO 2膜9之后，生长P-InP层12和接触层13。然后，施加蜡14，并将半导体衬底1粘贴在Si衬底15上。之后，对InP衬底1进行蚀刻以使蚀刻停止层2暴露，去除蚀刻停止层2，并且将层压体粘贴在Ga-As基板16上。
主权项	-
申请日期	1999-07-01
专利号	JP2001015394A
专利状态	失效
申请号	JP1999187115
公开（公告）号	JP2001015394A
IPC 分类号	H01L \| H01S \| H01S5/323 \| H01L21/02 \| H01S5/00
专利代理人	中村純之助 (外2名)
代理机构	-
文献类型	专利
条目标识符	http://ir.opt.ac.cn/handle/181661/67180
专题	半导体激光器专利数据库
作者单位	NIPPON TELEGR & TELEPH CORP
推荐引用方式 GB/T 7714	大礒義孝,伊賀龍三,天野主税. 半導体デバイスの作製方法. JP2001015394A[P]. 2001-01-19.

条目包含的文件
文件名称/大小	文献类型	版本类型	开放类型	使用许可
JP2001015394A.PDF（194KB）	专利		开放获取	CC BY-NC-SA	请求全文