| 一种应用于AD源同步数据接收的FPGA动态相位调整方法 |
| 魏文鹏; 陈小来; 温志刚; 石兴春; 刘强; 张昕
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| 2018-11-28
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专利权人 | 中国科学院西安光学精密机械研究所
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公开日期 | 2019-04-05
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授权国家 | 中国
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专利类型 | 发明专利
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产权排序 | 1
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摘要 | 为克服现有基于XILINX公司FPGA的动态相位调整(DPA)方法无法满足双边沿数据率低于400Mbps源同步数据接收的应用需求问题,本发明提供了一种应用于AD源同步数据接收的FPGA动态相位调整方法。包括步骤:1)FPGA初始化AD;2)配置AD工作在训练模式,输出训练字;3)接收AD输出的串行数据并转换为并行数据;4)DPA调整;5)BITSLIP调整。本发明在DPA调整环节,充分利用了先验信息,即已知AD源同步数据频率,只查找串行数据流高低电平变化的上升沿,通过计算获得IDELAY最优延迟系数,简化了DPA流程;由于只查找串行数据流高低电平变化的上升沿,延迟最多需覆盖1bit数据的宽度,DPA数据率大于203MHz即可,降低了现有DPA方法对数据率的下限要求,能满足数据率低于400Mbps源同步数据接收的应用需求。 |
主权项 | 一种应用于AD源同步数据接收的FPGA动态相位调整方法,所述FPGA为XILINX公司FPGA,包括IO逻辑资源IDELAY及ISERDES;IDELAY和ISERDES分别用于实现AD源同步数据的延迟及串并转换;其特征在于,包括步骤:
1)FPGA初始化AD;
2)配置AD工作在训练模式,输出训练字,所述训练字为串行数据流;
3)接收AD输出的串行数据并转换为并行数据;
4)DPA调整
4.1)通过对所述并行数据相邻位两两异或,查找所述训练字串行数据流中的电平变化位置;若未找到,则继续查找;若找到,则执行步骤4.2);
4.2)寄存所述电平变化位置对应的数据值edge_ifor1;
4.3)查找训练字串行数据流上升沿及相应的延迟系数reg_tap1;若未找到,则调整IDELAY延迟后继续查找;若找到,则执行步骤4.4);
4.4)计算最佳延迟值OPT_NUM;
当reg_tap1大于等于Num时,OPT_NUM=reg_tap1-Num;
当reg_tap1小于Num时,OPT_NUM=reg_tap1+Num;
Num为半个时钟周期对应的延迟系数,Num=T/78.125ps;
T为AD源同步时钟周期;
78.125ps为参考时钟等于200MHz,延迟系数1对应的时间;
4.5)根据最佳延迟值OPT_NUM,调整IDELAY延迟到最佳延迟位置;
5)BITSLIP调整
调整串行数据流的解串序列,直至ISERDES输出并行数据与训练字一致。 |
申请日期 | 2018-11-28
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专利号 | CN201811448836.2
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语种 | 中文
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专利状态 | 申请中
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申请号 | CN201811448836.2
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公开(公告)号 | CN109586692A
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IPC 分类号 | H03K5/14
; H03K3/02
; H03K5/01
; H04J3/06
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专利代理人 | 杨引雪
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代理机构 | 西安智邦专利商标代理有限公司
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文献类型 | 专利
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条目标识符 | http://ir.opt.ac.cn/handle/181661/31755
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专题 | 光谱成像技术研究室
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作者单位 | 中国科学院西安光学精密机械研究所
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第一作者单位 | 中国科学院西安光学精密机械研究所
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推荐引用方式 GB/T 7714 |
魏文鹏,陈小来,温志刚,等. 一种应用于AD源同步数据接收的FPGA动态相位调整方法. CN201811448836.2[P]. 2018-11-28.
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